پیشرفت های اخیر در زمینه ی طراحی مدارهای مجتمع، طراحان را قادر ساخته تا یک سیستم پیچیده مجتمع را برروی یک تراشه از نوع شبکه بر تراشه پیاده سازی کنند. با پیشرفت این تکنولوژی می توان چندین سیستم را در یک تراشه طراحی کرد. با افزایش تعداد
سیستم ها)هسته 1 ها( و ارتباطات مابین آن ها طرح شبکه بر تراشه پیشنهاد شد. البته با توجه به تفاوت این شبکه با شبکه های
کامپیوتری معمول و محدودیت تعداد منابع در این شبکه برای کاهش تاخیر و توان مصرفی و بهبود کارایی، الگوریتم های مسیریابی و
همبندی های مناسب در ارائه و پیاده سازی یک طرح شبکه بر تراشه مناسب مطرح شده است. بنابراین یکی از نیازهای مهم در
بسیاری از کاربردها، کیفیت خدمات از قبیل تاخیر و کارایی می باشد. در این مقاله هدف ارائه یک معماری جدید با ساختاری متقارن
برای بهبود تاخیر می باشد، که این امر بنابر کاهش تعداد گام ها ار مبدا به مقصد و کاهش تعداد درگاه های سوئیچ های میانی صورت
گرفته است. در معماری پیشنهادی به طور متوسط 72 % بهبود پارامتر تاخیر مشاهده شده است.